System Reset後，BIOS在 SEC階段一開始就會從 Real Mode切換到 Protected Mode。
切換 Protected Mode前，BIOS最少要設定 GDTR及 Control Registers。
GDTR
透過 lgdt命令將 ROM中寫好的 table載入 GDT中，
Control Register
Enable CR0的 PE flag
當前 x86架構下，CPU第一個指令執行位置是從 0xFFFF_FFF0開始。但 CPU啟動時是 Real
Mode，照理說只能定址到 1MB位置。所以其是透過 segment register(CS)中 invisible register
的機制來達成。
一般情況下 CS的 Base值會是 Selector左移 4 bits的值，但 CPU初始時會將 CS的 Selector及
Base設成 0xF000和 0xFFFF_0000。由於 EIP初始的值為 0xFFF0，如此將初始位置指向
0xFFFF_FFF0 (0xFFFF_0000 + 0xFFF0)。
0xFFFF_FFF0 是 ROM映射的位置，所以 BIOS會將 Reset Vector程式碼放在與之相應的位置。
以16 MB(0x100_0000)的BIOS來說，其會映射在0xFF00_0000 - 0xFFFF_FFFF
用 RWEverything實際看機器上 0xFFFF_FFF0位置的值
其 machine code為0x90 0x90 0xE9，後面則是 16 bits jmp address(0xC39B)。
可與EDK2中 Reset Vector程式碼對照 UefiCpuPkg\SecCore\Ia32\ResetVec.nasmb
在兩個 nop後，接 near jump 0xE9，來確保 CS selector的值不會被改變。後面預留 DW
會由 build tool來填入 SEC進入點的位址。
上圖RW看到的位址是 0xC39B，此值與當前的 IP值 0xFFF5 (0xFFFF_FFF5)相加，就能找到
SEC的進入點在 0xFFFF_C390的位置。
Paging行為主要由 control register所控制。
若CR0的 PG(Paging)=0，程式所使用的 linear address就是 physical address。
PG=1，則 linear address會透過 Paging的機制轉換成 physical address。
CR3的PCD(Page-level Cache Disable)與 PWT(Page-level Write-Through) bit控制Page
Directory 的 cache type。
PCD=0為cachable，PCD=1為not cachable。PWT=0 cache type為 writeback，PCD=1 為
writethrough。
Page-Directory Base指向 Page Directory 的 physical address。
linear address由 page directory entry、page table entry及 memory page offset
address組成。page directory entry(10 bits)為 1024(2^10) 個 page directory的 index。
每個 page directory entry可表示 4M的記憶體(1024個page table * 4k)。
而page table entry(10 bits)為 1024(2^10)個 page table的 index。page table會指向某段4K 記憶體。
memory page offset address(12 bits) 為該段 4K記憶體的offset。
| Memory Type and Mnemonic | Encoding in MTRR |
| Uncacheable (UC) | 00H |
| Write Combining (WC) | 01H |
| Reserved | 02H |
| Reserved | 03H |
| Write-through (WT) | 04H |
| Write-protected (WP) | 05H |
| Write-back (WB) | 06H |
| Reserved | 07H-FFH |
